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晶片電路惡意邏輯威脅》110個Gate-level開源電路釋出,實現多源檢測

撰文:資策會資安所網駭中心晶片安全技術組

硬體木馬檢測技術除了透過Trust-hub蒐集的88個木馬樣本,朔模出惡意硬體木馬電路分類器模型,還透過與工研院、擷發科技、中原大學黃世旭顧問合作110個Gate-level(邏輯閘層次)實際電路模組的場域驗證,藉此建立了一套Gate-level設計電路的惡意邏輯威脅檢測工具。

下表為這110個實際電路模組的名稱與作用,並且因為一個晶片電路的功能於是十分複雜的,不會只靠單一設計所組成,因此數量則是該benchmark由幾個模組所構成,而這邊所整理的則是單純由Standard cell library所構成的模組內容。

表1:實際電路樣本資料

資料來源:《臺灣資安卓越深耕-半導體及資通訊供應鏈資安關鍵技術發展計畫》整理

作法:

在實際電路的檢測合作上,已先預設這些電路都為沒有木馬的乾淨電路模組,因此這些實際電路的作用,主要用來調整工具檢測的誤判率與研究實際驗測可能遇到的問題,藉此模型在經過調教後,對於實驗木馬電路依然有99%的偵測準確率;而在實際電路模組上誤判率(False positive rate FPR)10%以下,其中誤判率定義為廠商提供之無木馬樣本經由系統被誤判為帶有木馬之樣本的比率。

在合作中發現,主要遇到的瓶頸為使用的Standard cell library不同,造成無法在同一個基準下進行檢驗。

困難1:因為不同的Standard cell library編譯同一電路,會因為製程的最佳化而造成結果完全不同;而在實際場域的情況下,基於成本考量,不可能為此就去購買相對應的Standard cell library。

困難2:廠商基於製程保密,也無法提供所使用的Standard cell library給外部實驗。

為此我們針對這種情況研發了一個跨標準元件庫的檢測專利,希望透過這方法在不知道受測Gate-level電路檔案所使用的Standard cell library情況下,能自動調整受測特徵的分布,從而達到一定的偵測準確率。

因為IC電路設計產業是一個十分注重機密與智慧財產權的產業,要在這領域建立一個實際的資料集是十分不容易的。大多數IC設計廠商著眼安全性,不太可能提供相關資料給外界進行研究,考量到資策會作為資訊工業策進者角色,這110個實際電路模組我們也規劃可以提供給有興趣投入硬體木馬相關技術的實驗室研究人員或學界教授與學生使用,作為解決這領域過往研究都受限於只能使用Trust-hub上由人工建立的少量模擬電路資料,而沒有貼近業界所常使用的電路模組所造成的問題。

這中間實際電路設計的組成型態,設計的規模大小,標準元件庫的問題等等,都會是在研究Gate-level電路設計的安全性上會遇到的問題,因此,如何克服從實驗室等級的研究,延伸成能產品化或挖掘更多可能的相關研究議題,是我們提供此資料集的最大目的。

 

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